臺積電發布C-HBM4E路線圖：性能翻倍，工作電壓降至0.75V

近日，在荷蘭阿姆斯特丹舉行的臺積電2025年OIP（開放創新平臺）生態系統論壇歐洲場中，這家全球領先的晶圓代工廠首次公開披露了其對定制化高帶寬內存（Custom HBM，簡稱C-HBM）的技術路線圖。

據德媒Hardwareluxx編輯Andreas Schilling在社交平臺分享的信息，臺積電明確指出，定制HBM將在HBM4E時代正式落地，并將其命名為C-HBM4E。

在當前的HBM4階段，臺積電已提供兩種基礎裸片（Base Die）制程方案：面向主流市場的N12FFC+和針對高性能需求的N5工藝。然而，隨著AI訓練模型對內存帶寬、功耗和芯片面積的要求日益嚴苛，傳統分離式內存控制器架構逐漸顯現出瓶頸。

為此，臺積電在C-HBM4E中提出將內存控制器（Memory Controller, MC）直接集成到HBM基礎裸片上的創新方案，而實現這一目標的核心正是其最新的N3P先進制程。

N3P是臺積電3納米工藝家族中的增強版本，相較前代N3E，在性能、功耗和良率方面均有顯著優化。通過在N3P上構建C-HBM4E基礎裸片，臺積電宣稱其能效可達到HBM3E基礎裸片的約兩倍。

同時，C-HBM4E的工作電壓（Vdd）將降至僅0.75V，較HBM4進一步降低，這不僅有助于減少整體系統功耗，也為未來更大規模的AI集群部署提供了更優的熱管理條件。

目前，SK海力士的HBM4基片由臺積電代工生產，三星則選擇自家晶圓廠制造其HBM4產品。而從HBM4E開始，美光也將加入臺積電陣營，將其HBM基片交由臺積電代工，雙方正緊密合作推進C-HBM4E的聯合開發。

C-HBM4E的推出，不僅僅是制程節點的升級，更是系統級架構思維的體現。通過將內存控制器下沉至HBM堆棧內部，不僅節省了GPU或AI加速器芯片寶貴的邏輯面積，還能縮短數據路徑、降低延遲，并提升整體帶寬利用率。

這一趨勢表明，臺積電憑借其在先進封裝與制程技術上的雙重優勢，正逐步成為高端HBM生態系統的中心節點。

責編：Jimmy.zhang