臺(tái)積電暫緩啟動(dòng)3納米新項(xiàng)目，力推客戶轉(zhuǎn)向2納米

臺(tái)積電3納米制程產(chǎn)能持續(xù)緊張，同時(shí)正積極推動(dòng)客戶向2納米制程遷移。據(jù)芯片廠商透露，臺(tái)積電今年已調(diào)高3納米制程報(bào)價(jià)，并暫時(shí)停止新的3納米項(xiàng)目啟動(dòng)（Kick-off），主要因?yàn)?納米現(xiàn)有產(chǎn)能已被AI GPU、云端數(shù)據(jù)中心ASIC及高端移動(dòng)處理器等客戶全面占用，短期內(nèi)擴(kuò)產(chǎn)速度難以滿足客戶需求。

業(yè)界指出，臺(tái)積電這一調(diào)整背后存在策略性考量。臺(tái)積電正引導(dǎo)處于產(chǎn)品規(guī)劃初期的客戶直接評(píng)估2納米制程，以優(yōu)化后續(xù)量產(chǎn)與成本配置。目前，2納米制程已進(jìn)入量產(chǎn)階段，主要客戶包括蘋果、高通、聯(lián)發(fā)科等手機(jī)芯片廠商。盡管2納米晶圓單價(jià)較3納米有所提升，但通過芯片尺寸調(diào)整與大規(guī)模出貨分?jǐn)偝杀荆洳⑽闯蔀橹悄苁謾C(jī)物料清單（BOM）成本上漲的主因。

技術(shù)層面，2納米制程被視為臺(tái)積電先進(jìn)制程的重要轉(zhuǎn)折點(diǎn)。該制程首次引入納米片（Nanosheet）晶體管架構(gòu)，在性能、功耗與晶體管密度上顯著優(yōu)于3納米。同時(shí)，通過原子層沉積（ALD）等關(guān)鍵技術(shù)優(yōu)化，極紫外光（EUV）曝光層數(shù)未大幅增加，制程成本結(jié)構(gòu)更趨合理。例如，ALD技術(shù)需在懸空結(jié)構(gòu)四周形成均勻、無缺陷的高介電層與金屬柵極，對(duì)沉積一致性提出極高要求，這成為2納米制程降低成本的關(guān)鍵。

相比之下，3納米制程仍面臨產(chǎn)能瓶頸。臺(tái)積電3納米家族涵蓋多個(gè)版本，但目前所有產(chǎn)能均被上述領(lǐng)域客戶預(yù)訂一空。半導(dǎo)體廠商分析，臺(tái)積電暫緩3納米新項(xiàng)目開發(fā)，除產(chǎn)能限制外，亦為加速客戶向2納米遷移騰出資源。（校對(duì)/趙月）